Cadence®Allegro®からレイアウトデータを
ダイレクトインポートしたモデル

• チップ〜インポーザ〜PCBでのアイダイアグラムによる信号品質の検証やスキューの算出
• SiPにおけるデジタル/アナロググランドの最適化
• シリコン貫通電極の電気特性最適化
• パッケージの寄生成分抽出

SiPモデル
(Designed by
Joing Developement tool,
Provided by CDS/NES.)

• Fullwave電磁界解析（時間領域/周波数領域）による電磁界分布の可視化
• Sパラメータ解析（シングルエンドモード / ミックスドモード）
• SPICEモデル抽出（T-Line/MOR、Berkeley SPICE/HSPICE）
• 任意入力信号波形による過渡解析
• アイダイアグラム
• 配線クロストーク
• TDR/TDT
• 特性インピーダンス（シングルエンド、差動モード、コモンモード）

• Cadence®やMentor Graphics®、図研等のサードベンダからのレイアウトデータのインポート
• Gerber、DXF、GDSII、ODB++等汎用フォーマットの入出力
• ハードウェアアクセラレータによる大規模モデル解析の効率化（従来の約12倍の解析速度）
• 分散コンピューティングによる解析時間の短縮
• JEDEC準拠のワイヤボンド自動生成
• IBISモデルのインポート
• DESIGN STUDIOとの連携による回路解析

SiPモデルによるSパラメータ（左）
と過渡解析（右）

MW STUDIOの解析事例 フルパッケージのベンチマーク

複雑なICパッケージのベンチマークです。このベンチマークは、第15回EPEP(Conference of Electrical Performance of Electronic Packaging 2006, www.epep.org)におけるIBM主催の特別セッション「Parallelization of EM Full-Wave Solvers of Product-Level Problems」で提起され、MW STUDIOが商業ソフトウェアとして唯一、解析に成功したものです。

ベンチマークの対象構造は、Cadence® Allegro®レイアウトによる、8つのメタライゼーションレイヤからなるICフルパッケージです。20本のファンアウトラインとディファレンシャルペアのクロックラインが含まれ、ジオメトリ要素の総数は4万におよびます。

CST独自のCadence Allegroインタフェースは、非常に堅牢度の高いデータ交換を実現する一方で、モデルの自動クリーンアップ機能を備えています。この機能はモデルの複雑さを軽減し、シミュレーションの実行を円滑にします。